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멀티코어 SoC의 테스트 시간 감축을 위한 테스트 Wrapper 설계

강우진(Woo-jin Kang) 황선영(Sun-young Hwang) 2014년

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논문상세정보

- 저자 강우진(Woo-jin Kang) 황선영(Sun-young Hwang)
- 제어번호 99886218
- 학술지명 韓國通信學會論文誌
- 권호사항 Vol. 39 No. 1(네트워크) [ 2014 ]
- 발행처 한국통신학회
- 발행처 URL http://kics.or.kr
- 자료유형 학술저널
- 수록면 1-7 ( 7쪽)
- 언어 Korean
- 출판년도 2014
- 등재정보 KCI등재
- 판매처 누리미디어
- 주제어 Multi-CoreSoC TAM test scheduling testtime TestWrapper
- 참고문헌( 17)
유사주제 논문( 1,799)

인용/피인용

' 멀티코어 SoC의 테스트 시간 감축을 위한 테스트 Wrapper 설계' 의 주제별 논문영향력

논문영향력 요약
동일주제 총논문수	논문피인용 총횟수	주제별 논문영향력의 평균
주제	전기통신 multi-coresoc tam test scheduling testtime testwrapper
1,804	0	0.0%

논문영향력
주제		주제별 논문수	주제별 논문영향력
주제분류(KDC/DDC)	전기통신	1,499	0.0%
주제어	multi-coresoc	1	0.0%
	tam	301	0.0%
	test scheduling	1	0.0%
	testtime	2	0.0%
	testwrapper	1	0.0%
계		1,805	0.0%
* 다른 주제어 보유 논문에서 피인용된 횟수

' 멀티코어 SoC의 테스트 시간 감축을 위한 테스트 Wrapper 설계' 의 참고문헌

Wrapper design for embedded core test
Goel, S. Lousberg, M. Marinissen, E. Proc. IEEE Int‘l Test Conf. : 911 ~ 920 [2000]
Toward a standard for embedded core test : An example
E. Marinissen Proc. IEEE Int'l Test Conf. : 616 ~ 627 [1999]
Testing embedded core-based system chips
Dey, S. Marinissen, E. J. Zorian, Y. Proc. IEEE Int'l Test Conf. : 130 ~ 143 [1998]
Test scheduling for corebased system using mixed-integer linear programming
K. Chakrabarty IEEE Trans. Computer-Aided Design 19 (10) : 1163 ~ 1174 [2000]
Test Wrapper and Test Access Mechanism Co- Optimization for System-on-Chip
V. Iyengar Proc. IEEE Int‘l Test Conf. : 1023 ~ 1032 [2001]
SoC test scheduling using the B*-tree based floorplanning technique
J. Wuu Proc. Asia South Pacific Design Automatic Conf. : 1188 ~ 1191 [2005]
Rectangle-packing based module placement
Fujiyoshi, K. Kajitani, Y. Murata, H. Nakatake, S. Proc. Int‘l Conf. Computer-Aided Design : 472 ~ 479 [1995]
Optimal core wrapper width selection and SoC test scheduling based on 3-D bin packing algorithm
Y. Huang Proc. IEEE Int'l Test Conf. : 74 ~ 82 [2002]
On Using Rectangle Packing for SoC Wrapper- TAM Co-Optimization
Chakrabarty, K. Iyengar, V. Marinissen, E. J. Proc. VLSI TEST Symp. : 253 ~ 258 [2002]
Module placement on BSG-structure and IC layout application
S. Nakatake Proc. Int'l Conf. Computer-Aided Design : 484 ~ 491 [1996]
ITC’02 SoC Test Benchmarks
E. Marinissen
Efficient test wrapper design in SoC
J. Jung J. Academia-Industrial Technology 10 (6) : 1191 ~ 1195 [2009]
Direct access test scheme – Design of block and core cells for embedded ASICs
V. Immaneni Proc. IEEE Int'l Test Conf. : 488 ~ 492 [1990]
Bounds on multiprocessing timing anomalies
R. Graham SIAM J. Applied Mathematics 17 (2) : 416 ~ 429 [1969]
B*-Trees : A new representation for nonslicing floorplans
Y. Chang Proc. Design Automation Conf. : 458 ~ 463 [2000]
An application of bin-packing to multiprocessor scheduling
E. Coffman SIAM J. Computing 7 (1) : 1 ~ 17 [1978]
A graph-based approach to power-constrained SoC test scheduling
C. Su J. Electronic Testing 20 (1) : 45 ~ 60 [2004]

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