연구동향 분석

ABL 범프를 이용한 마이크로 플립 칩 공정 연구

마준성 김성동 김사라은경 Ma, Junsung Kim, Sungdong Kim, Sarah Eunkyung 2014년

논문상세정보
인용/피인용
' ABL 범프를 이용한 마이크로 플립 칩 공정 연구' 의 주제별 논문영향력
논문영향력 선정 방법
논문영향력 요약
주제
  • ablbump
  • cubonding
  • electroplating
  • flipchip
  • reliability
동일주제 총논문수 논문피인용 총횟수 주제별 논문영향력의 평균
856 0

0.0%

' ABL 범프를 이용한 마이크로 플립 칩 공정 연구' 의 참고문헌

  • 전력전달 및 분배 향상을 위한 Interconnect 공정 기술
    오경환 마이크로전자 및 패키징학회지 19 (3) : 9 ~ 14 [2012]
  • 웨이퍼 레벨 3D Integration을 위한 Ti/Cu CMP 공정 연구
    김은솔 마이크로전자 및 패키징학회지 19 (3) : 37 ~ 41 [2012]
  • System level comparison of power delivery design for 2D and 3D ICs 3D System Integration
    N. H. Khan IEEE 3DIC, Osaka, Japan 28 : 1 ~ [2009]
  • Power Delivery Design for 3-D ICs Using Different Through-Silicon Via (TSV) Technologies
    N. H. Khan IEEE Trans. VLSI systems 19 (4) : 647 ~ [2011]
  • Modern IC packaging trends and their reliability implications
    R. Plieninger Microelectron. Reliab. 46 (9) : 1868 ~ [2006]
  • Modeling the deposit thickness distribution in Cu electroplating of semiconductor wafer interconnects
    E. Malysha Proc. of the AIChE : 16 ~ [2003]
  • Feasibility of Monolithic and 3D-Stacked DC-DC Converters for Microprocessors in 90 nm Technology Generation
  • Fabrication of Advanced Bump Layer for IC Power Delivery
    K. Oh Journal of Nanoscience and Nanotechnology 13 (1) : 6447 ~ 6450 [2013]
  • Fabrication and Challenges of Cu-to-Cu Wafer Bonding
    강성근 마이크로전자 및 패키징학회지 19 (2) : 29 ~ 33 [2012]
  • Cu-to-Cu 웨이퍼 적층을 위한 Cu CMP 특성 분석
    송인협 마이크로전자 및 패키징학회지 20 (4) : 81 ~ 85 [2013]
  • Copper direct bonding characterization and its interests for 3D integration
    P. Gueguen J. Electrochem. Soc. 156 (10) : H772 ~ [2009]
  • A model for the silicon wafer bonding process
    R. Stengl Jpn. J. Appl. Phys. 28 (1) : 1735 ~ [1989]
  • A microarchitecture based framework for pre- and post-silicon power delivery analysis
    M. Ketkar Microarchitecture 42 : 179 ~ [2009]
  • A Power Delivery and Decoupling Network Minimizing Ohmic Loss and Supply Voltage Variation in Silicon Nanoscale Technologies
    M. Budnik IEEE Trans. VLSI Systems 14 (12) : 1336 ~ [2006]